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項(xiàng)目教學(xué)法在VHDL語言與數(shù)字電路設(shè)計(jì)課中的應(yīng)用論文
【摘 要】本文介紹了高職院校項(xiàng)目式教學(xué)改革的重要性，分析了VHDL語言課程實(shí)行項(xiàng)目教學(xué)的可行性，介紹了VHDL語言項(xiàng)目教學(xué)中項(xiàng)目設(shè)計(jì)的原則和方法，并詳細(xì)說明了項(xiàng)目教學(xué)過程。
【關(guān)鍵詞】職業(yè)教育 教學(xué)改革 項(xiàng)目教學(xué)法 VHDL語言
項(xiàng)目教學(xué)法是一種切合職業(yè)教育特點(diǎn)，采用項(xiàng)目式組織形式實(shí)施課程教學(xué)的方法。項(xiàng)目教學(xué)法把理論與實(shí)踐教學(xué)有機(jī)地結(jié)合起來，鼓勵學(xué)生通過實(shí)踐活動獲得知識，激發(fā)學(xué)生的學(xué)習(xí)動機(jī)，發(fā)掘?qū)W生的創(chuàng)造潛能，因而得到很多高等職業(yè)院校教師和學(xué)生的青睞，逐步成為高等職業(yè)教育教學(xué)改革的發(fā)展方向。本文主要介紹項(xiàng)目教學(xué)法在VHDL語言與數(shù)字電路設(shè)計(jì)課中的應(yīng)用。
一、實(shí)施項(xiàng)目式教學(xué)法的歷史背景和原因
當(dāng)前，隨著生產(chǎn)力的發(fā)展和技術(shù)的提高，用人單位對高素質(zhì)技能人才的要求也越來越高。然而，在實(shí)際教學(xué)過程中，高職學(xué)生普遍都存在文化基礎(chǔ)差，學(xué)習(xí)自覺性不夠或不會尋找較好的學(xué)習(xí)方法，上課注意力不夠集中易開小差，學(xué)習(xí)被動，尤其對理工科課程的邏輯推理很難適應(yīng)和接受。另一方面，高職院校的教師自身面臨理論與實(shí)際結(jié)合不夠緊密，教學(xué)和科研水平不高等方面的缺陷，因此，如何改進(jìn)教學(xué)方法，提高教學(xué)質(zhì)量，提高學(xué)生的職業(yè)技能，是我們處在教學(xué)第一線的老師所必須面對的問題。
VHDL語言與數(shù)字電路設(shè)計(jì)課程是一門理論性和實(shí)踐性很強(qiáng)的課程，既要求學(xué)生有扎實(shí)的數(shù)字電路功底，又要求有較強(qiáng)的高級程序語言能力，還必須有一定的芯片設(shè)計(jì)的知識。在傳統(tǒng)的教學(xué)方法中，一般先介紹VHDL語言與數(shù)字電路設(shè)計(jì)的基礎(chǔ)理論，然后進(jìn)行實(shí)踐教學(xué)。這種教學(xué)方法，由于學(xué)生缺少對真實(shí)職業(yè)情境的體驗(yàn)以及必要的經(jīng)驗(yàn)基礎(chǔ)而無法提起興趣。因此高職生在學(xué)習(xí)這些課程時普通反映比較“難懂”，而擔(dān)任該課程的老師也反映“難教”。如果在VHDL語言與數(shù)字電路設(shè)計(jì)課程引入項(xiàng)目教學(xué)法，從完成職業(yè)任務(wù)的需要出發(fā)，以提高學(xué)生職業(yè)技能為目標(biāo)，通過“先做后學(xué)”，“在做中學(xué)”，這樣可以大大激發(fā)學(xué)生的學(xué)習(xí)動機(jī)，從而大大提高教學(xué)質(zhì)量。
二、VHDL項(xiàng)目式教學(xué)改革的可行性
對一門課程引入項(xiàng)目教學(xué)方法，是需要具備一定條件的，并不是所有的課程都非常適合項(xiàng)目式教學(xué)。項(xiàng)目教學(xué)法首先是要能將整個課程劃分為若干個項(xiàng)目。VHDL語言的數(shù)字電路設(shè)計(jì)課的內(nèi)容主要有邏輯電路設(shè)計(jì)、程序編寫、編譯仿真、芯片引腳鎖定和下載等，完全能將這些知識點(diǎn)按照從簡單到復(fù)雜，從單一到綜合的原則融入教學(xué)的能力目標(biāo)中，用項(xiàng)目的方式組織起來進(jìn)行教學(xué)。其次，工科的課程的項(xiàng)目式教學(xué)還需要一定的教學(xué)儀器和場所等條件，就VHDL語言課程來說，必須有專門的電腦機(jī)房和多媒體教室，還要有FPGA/CPLD實(shí)驗(yàn)開發(fā)平臺，教師完全可以在帶有實(shí)驗(yàn)開發(fā)系統(tǒng)的機(jī)房現(xiàn)場講解、演示并讓學(xué)生動手操作。因此，有了這些具備項(xiàng)目教學(xué)的基本實(shí)驗(yàn)條件，實(shí)施項(xiàng)目式教學(xué)應(yīng)該是完全可行的。
三、VHDL語言課程項(xiàng)目式教學(xué)的項(xiàng)目設(shè)計(jì)原則和方法
項(xiàng)目教學(xué)法中的項(xiàng)目，不同于實(shí)際生產(chǎn)和商業(yè)服務(wù)中的工程項(xiàng)目，而是指以生產(chǎn)一種具體的、具有實(shí)際應(yīng)用價值的產(chǎn)品或服務(wù)為目的的任務(wù)。這個任務(wù)必須有一定的應(yīng)用價值，用于學(xué)習(xí)特定的教學(xué)內(nèi)容，能將教學(xué)的理論知識和實(shí)踐技能結(jié)合在一起，學(xué)生有獨(dú)立動手實(shí)踐的機(jī)會，并且還必須有一定的難度。完成這個任務(wù)不是已有知識和技能的運(yùn)用,而是學(xué)生利用已有知識在一定范圍內(nèi)學(xué)習(xí)新的知識和技能,解決過去從未遇到過的實(shí)際問題。因此進(jìn)行項(xiàng)目設(shè)計(jì)需要把握幾個原則。
1.循序漸進(jìn)的原則
項(xiàng)目設(shè)計(jì)遵循的第一點(diǎn)是循序漸進(jìn)過程。這一過程很重要，因?yàn)閷W(xué)生在學(xué)習(xí)過程中是需要成功來激勵的。比如，下面的一段程序：
Library ieee;
Use ieee.Std_logic_1164.all;
Entity nand2 is
Port(a,b:in bit;Y:Out bit);
Architecture nand2_1 of nand2 is
Y<= a nand b;
End nand2_1;
上面的程序是一個簡單的與非門電路的源程序。在學(xué)習(xí)前，很多同學(xué)特別是一些英語基礎(chǔ)較差的同學(xué)對“Entity”、“Architecture”等單詞覺得難“懂”。因此在教學(xué)過程中，要根據(jù)學(xué)生學(xué)習(xí)基礎(chǔ)較差的狀況，簡單而通俗易懂的介紹與非門電路設(shè)計(jì)的完整過程，包括Quartus編程軟件的基本使用、程序的編寫、編譯、引腳的鎖定、程序的下載等，特別讓學(xué)生在課堂上動手實(shí)踐。對“Entity（實(shí)體）”、“Architecture（構(gòu)造體）”，只要先告訴這些只是VHDL語言必須包含的兩個基本單元，而“Library ieee”只是VHDL語言中中一些庫的集合，類似于UNIX和DOS中的目錄，至于“Use ieee.Std_logic_1164.all”則是VHDL語言的包集合，其作用跟C語言中的“Include”相同。學(xué)生剛學(xué)的時候沒有必要詳細(xì)了解它的確切的含義、具體內(nèi)容或者適用的范圍，只要了解這個與門電路的源程序中，主要的設(shè)計(jì)就是使用了“Nand”這個“與非”邏輯運(yùn)算符進(jìn)行了運(yùn)算而已。通過這樣的講解學(xué)生就不會對“Entity”、“Architecture”等長度較長，且在日常交流中應(yīng)用比較少單詞覺得“發(fā)秫”，就會覺得VHDL語言容易“上手”。
2.由單一到綜合的原則
項(xiàng)目設(shè)計(jì)遵循的第二點(diǎn)就是由單一到綜合。訓(xùn)練應(yīng)從單項(xiàng)訓(xùn)練開始，然后再過渡到綜合訓(xùn)練。數(shù)字時鐘的設(shè)計(jì)，可以先從簡單的10進(jìn)制開始逐漸過渡到60進(jìn)制，然后再增加清零、調(diào)節(jié)小時、分鐘以及整點(diǎn)報(bào)時（甚至音樂報(bào)時）以及鬧鐘等一系列功能，這樣可以大地提高學(xué)生的動手能力，實(shí)操性很強(qiáng)，學(xué)生開始進(jìn)入狀態(tài)。
3.知識與技能的結(jié)合原則
項(xiàng)目設(shè)計(jì)遵循的第三點(diǎn)是將基本知識與設(shè)計(jì)技能有機(jī)結(jié)合。在教學(xué)的不同階段，完成不同基礎(chǔ)知識與VHDL程序設(shè)計(jì)方法的項(xiàng)目教學(xué)。如在介紹VHDL最基本知識的項(xiàng)目中，可借助學(xué)生過去學(xué)過的數(shù)字電路知識，使用電路原理圖的方法程序設(shè)計(jì)。如下圖所示：
在掌握了VHDL基本知識后，比如VHDL語言程序的基本結(jié)構(gòu)（Entity、Architecture、Configuration等）和VHDL語言的描述方式時，項(xiàng)目就可以用RTL、行為描述等方式來設(shè)計(jì)。
根據(jù)項(xiàng)目設(shè)計(jì)的原則，因此選擇數(shù)字時鐘、交通燈的控制這些人們熟悉且隨處可見對象作為項(xiàng)目教學(xué)的主要內(nèi)容，是十分適合的。表1列出了VHDL語言項(xiàng)目式教學(xué)的部分項(xiàng)目：
四、VHDL語言項(xiàng)目課程組織過程和教學(xué)過程
在項(xiàng)目教學(xué)法中,項(xiàng)目的選取是關(guān)鍵。教學(xué)的整個過程和所有的內(nèi)容都要以項(xiàng)目來貫徹,項(xiàng)目確定后,整個教學(xué)過程也就確定下來。在項(xiàng)目實(shí)施中,學(xué)習(xí)過程成為一個人人參與的帶有創(chuàng)造性的實(shí)踐活動,它注重的不是最終的結(jié)果,而是完成項(xiàng)目的過程,這就要求盡可能地確立優(yōu)秀實(shí)用的項(xiàng)目。
VHDL語言在傳統(tǒng)的教學(xué)過程中，一般來說，是要先利用一次課的時間介紹VHDL語言的基本知識，再在課堂上介紹VHDL語言進(jìn)行數(shù)字邏輯電路設(shè)計(jì)的方法，但不會讓學(xué)習(xí)動手實(shí)踐，因?yàn)閭鹘y(tǒng)的教學(xué)觀念認(rèn)為，剛接觸這個課程的學(xué)生還不掌握VHDL基礎(chǔ)知識，根本不具備編寫程序進(jìn)行數(shù)字電路設(shè)計(jì)的理論基礎(chǔ)和能力。接下來，就會花大量的課時介紹VHDL語言程序的基本結(jié)構(gòu)、數(shù)據(jù)類型、運(yùn)算操作符、語言的描述方式、主要描述語句等，再介紹VHDL的編程語言（如Quartus）的使用方法，這樣經(jīng)過漫長的理論介紹，最后才進(jìn)行一些實(shí)驗(yàn)。在這個教學(xué)過程中理論和實(shí)踐的教學(xué)完全是割裂的，而且教師處于主體地位，完全是教師教，學(xué)生聽的方式。這種方法，對激發(fā)學(xué)生的學(xué)習(xí)興趣，提高學(xué)生的技能，甚至對學(xué)生知識點(diǎn)的掌握方面效果都不會太好。因此，VHDL語言課中采用項(xiàng)目式教學(xué)方法，將完全不同于上面的教學(xué)方法。
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